Nachbericht zum 102. Digitaldialog

Nachbericht – Integrierte elektronische Systeme

27. Juni, FH Kärnten, Campus Villach

Die FH Kärnten war am 27. Juni 2023 Veranstalter des 102. Digitaldialogs am Campus Villach zum Thema „Integrierte elektronische Systeme“. Die Miniaturisierung von elektronischen Systemen ist eine globale Herausforderung, der wir uns stellen müssen. Im 102. Digitaldialog an der FH Kärnten am Standort Villach ging es um die aktuellen internationalen Trends der Integration. Was macht einen Chip zu einem System-On-Chip und was ist die Zukunft der System-Modellierung mit dem Ziel der Anbindung an die frühe Software Entwicklung mit virtuellen Prototypen. Weiters ging es um die Entfaltung des verborgenen Potentials von heterogener Integration und „Advanced Packaging“. Fünf Referenten hielten unter der Moderation von Jens-Peter Konrath, Studiengangsleitung des Master-Studiums „Industrial Power Electronics, Vorträge zu folgenden Themen:

• Johannes Sturm | FH Kärnten | The Integration of Electronic Systems – Overview
• Gerfried Krampl | MaxLinear | System-on-Chip: Challenges and Solutions
• Wolfgang Scherr | FH Kärnten | Modellierung für die HW-SW Entwicklung von System-on-Chip
• Boris Müller | Semiconductors Austria GmbH and Co KG | Modellierung für die HW-SW Entwicklung von System-on-Chip
• Ali Roshanghias | Silicon Austria Labs | Heterogeneous Integration Technologies – Overview

Johannes Sturm, Studiengangsleiter des Master-Studiums „Integrated Systems and Circuits Design“ an der FH Kärnten, berichtete über die Herausforderungen der Miniaturisierung von elektronischen Systemen, denen wir uns stellen müssen – nicht erst seit dem Höhenflug der mobilen Kommunikation. Er nannte das Smartphone als Beispiel. Auch auf EU-Ebene soll durch den “European Chip Act” die internationale Wettbewerbsfähigkeit Europas auf diesem Gebiet gestärkt werden. Als Beispiel aus der Forschung an der FH Kärnten nannte er das Josef-Ressel-Zentrum, welches im April gegründet wurde.

Gerfried Krampl sprach über System-On-Chip, Komponenten der Hard- und Software, warum System-On-Chip etwas Besonderes ist, über SoC bei MAxLinear, MxL Single Family Unit SoC Komponenten. Er zeigte auf, wie komplex System-On-Chip ist und stellte die Herausforderungen der Hard- und Software und deren Lösungen dar. Fazit seines Vortrags ist, dass die System-on-Chip-Entwicklung sehr anspruchsvoll ist, da viele verschiedene Teams rund um den Globus über mehrere Monate/Jahre zusammenarbeiten, um das System zum Laufen zu bringen. Die Herausforderungen auf dem Weg zur erfolgreichen Systemintegration erfordern ein/e vernünftiges und flexibles Projektmanagement/-durchführung sowie ständige Verbesserungen der Methodik.

Wolfgang Scherr und Boris Müller sprachen in ihrem Vortrag über die Modellierung für die HW-SW Entwicklung von System-on-Chip. Die Entwicklung von HW/SW-Systemen ist eine organisatorische Herausforderung. Viele Teams sind von der Qualität und der rechtzeitigen Lieferung der jeweils anderen Teams abhängig. Ziel ist eine frühzeitige Modellierung und Systemuntersuchung, die deutlich macht, wie das System aussehen soll.

Der Entwurf von Elektronik hat sich verändert: von digital unterstützten analogen Mischsignalen zu digitalen schweren Mischsignalen, von Firmware-Software zu Anwendungs-, Firmware- und Testware-Software. Unterschiedliche Umgebungen/Sprachen erschweren eine reibungslose Integration und Verifizierung. Die Entwicklungskosten werden heute oft von Software, Verifizierung und Validierung dominiert: Trend zum digitalen Zwilling und zur Linksverschiebung – Softwareentwicklung so früh wie möglich beginnen (shift left) – Verschiedene Teams so früh wie möglich in die Entwicklung einbeziehen.

Fazit: Entwicklungszeit ist ein Schlüsselfaktor, auch bei der Modellentwicklung. Leistungsvergleiche sind selten objektiv und hängen oft von der Erfahrung ab. Freie Bibliotheken und ausführbare Dateien in System C sparen Lizenzkosten. Die Sprache C++ ist komplexer als Verilog. Low-Level-Modelle und große Schaltpläne sind in C++ sehr schwer zu handhaben. Sync zu (Cadence) Schaltplanansichten zur Designverifikation (noch) nicht vorhanden.

Ali Roshanghias, Leiter der Forschungseinheit für Heterogene Integrationstechnologien bei SAL, gab in seinem Vortrag einen Überblick über die Roadmap der heterogenen Integration vom 2.5. und 3D-Stacking bis hin zu den neuesten quasimonolithischen Chiptechnologien. Auch wurden die neuesten Entwicklungen in den Silicon Austria Labs für Advanced Packaging, insbesondere der neue Plan zum Aufbau einer Fan-out Wafer-Level-Packaging-Linie, vorgestellt.

SoCs (System on Chip) werden immer größer und teurer, da mehr Komplexität und Funktionen mehr Platz erfordern. Strenge IP-Vorschriften und die Tatsache, dass nur wenige Fabs auf kleine Nodes umstellen können, machen SoCs kaum mehr leistbar. Der bekannteste Ansatz zur Beseitigung dieser Herausforderungen ist die heterogene Integration, bei der Chips mit “Mix & Match” Nodes integriert werden. Auf diese Weise kann “More than Moore” ein weiteres Downscaling wirtschaftlich rechtfertigen.

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